(资料图片仅供参考)

本小组设计的mips架构cpu大体分为三个部分：axi接口、cache以及mips core。

首先，本小组以计算机组成原理实验四实现的十条指令流水线cpu为基础，通过分析不同指令的实现逻辑和信号变化，借助数据前推和流水线暂停处理了其中可能产生的数据冒险，将其扩展为了52条指令。

第二步，本小组通过分析异常处理的逻辑，根据cp0寄存器和来自上一级流水线的异常信号，得出需要执行的异常处理操作，生成对应的刷新和跳转信号。通过这种方式本小组完成了由52条指令向57条指令。

第三步，本小组通过类sram模块，将cpu接入axi接口，通过完善各时序电路的暂停逻辑，成功完成调试。

第四步，本小组设计了二路组相连cache，通过1x2bridge和2x1bridge分发访存请求，将二路组相联cache接在了cpu和axi接口之间。通过重新处理访存信号，完成了对时序的调整。

第五，其实小组里只有我一个人。班级指定孤儿了属于是。

占个坑位，项目地址如下。有时间讲讲。

github.com/lailhio/Hardware_Design_2022